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vErilog不对变量进行初始化也能使用吗?默认值是什...

FPGA内的寄存器,如果不赋初值,默认为0; 但是在仿真软件中(如modelsim),寄存器如果不赋初值,默认为不定态(x),仿真是无法进行的,count+1仍然为x,你就会看到count一直是红色的,没有结果; 之所以实现流水灯没有问题,是因为你下载到FP...

可以是可以,但不能用

reg型变量能在定义的时候直接赋值,这跟综合工具有关,一般不建议将这样的代码直接综合而是仅仅仿真用。 不用按reset 键也能赋值,是因为你的硬件有一个上电复位电容,就是但凡刚启动,都会自动复位。

initial块与always 块是顺序执行的。因为在你的always块运行时,initial已经给你的信号赋了值,否则always出来的初始值应该是不可预期的,可能会是红线X。或者你 的always块里本身也有赋初值的语句,你可以做一下试验。运行initial跟always。两...

verilog 或者VHDL 如果没有复位赋初值,那么 是0是1都是有可能的 不是你想的默认为0 它是硬件代码 而不是C这种串行的代码可以添加默认值,你这是C语言的思想去思考问题了 硬件是添加一个默认值可能会多出来一个复位信号、一个寄存器存放初值 这...

一般的综合如果不在意上电时的值,编译器会向着面积最小的方向综合,那样综合后信号的初始值是不确定的。module test(input wire rst_n // Reset, Active Low,input wire clk//// Add other inputs and outputs here//);integer k;parameter n =...

Image_BMP应该是个memory吧. 如果不是testbench那就用一些时钟周期写进去啊. reg [8*391691:0] Image_Vector = "你的数据字符串"; integer i; reg init; always@(posedge clk, negedge rst) begin if(rst) begin i = 0; init = 1'b1; end else b...

一般的综合如果不在意上电时的值,编译器会向着面积最小的方向综合,那样综合后信号的初始值是不确定的。 module test( input wire rst_n // Reset, Active Low ,input wire clk // // Add other inputs and outputs here // ); integer k; para...

您说的二维数组在verilog中表示一个储存器,ram或rom。 建立这个储存器两种初始化方法一种就是:有规律的数据用for是可以赋值的 但是如果是很多无规律的数据需要您建立lpm_rom,并将数据写入.mif文件后加载到rom中, 欢迎追问。

http://wenku.baidu.com/view/9a7721146c175f0e7cd137fa.html 不知道你的问题解决了没,,这个文章教你怎么生成 .hex 我现在是生成了rom,不知道怎么用。 请问,是不是在写程序时 **.v,把生成的 rom.v模块在 **.v 中例化一下就好了, http://zh...

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